FPGA：并行数据转为串行数据

参考资料

8位宽的并行输入数据转换为串行数据输出

需要添加额外start信号，当拉高start信号时，开始转换数据

在Verilog中，实现一个8位宽的并行输入数据转换为串行数据输出的过程通常称为串行化（Serialization）。以下是一个简单的Verilog模块示例，它实现了这个功能：

main.v
module ParallelToSerial(
    input wire clk,          // 时钟信号
    input wire rst_n,        // 复位信号（低电平有效）
    input wire [7:0] data_in, // 8位并行数据输入
    input wire start,        // 开始转换信号
    output reg serial_out    // 串行数据输出
);

reg [7:0] shift_reg; // 移位寄存器，用于存储并行数据
reg [2:0] bit_cnt;   // 位计数器，用于跟踪当前输出的位

// 在每个时钟上升沿处理数据
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        // 同步复位
        shift_reg <= 8'b0;
        bit_cnt <= 3'b0;
        serial_out <= 1'b0;
    end else if (start) begin
        // 将并行数据加载到移位寄存器
        shift_reg <= data_in;
        bit_cnt <= 3'd7; // 初始化位计数器为7（从最高位开始）
    end else if (bit_cnt > 0) begin
        // 移位输出并行数据到串行输出
        serial_out <= shift_reg[7]; // 输出最高位
        shift_reg <= shift_reg << 1; // 左移移位寄存器
        bit_cnt <= bit_cnt - 1; // 减少位计数器
    end
end

endmodule

这个模块的工作流程如下：

输入信号：模块接受一个时钟信号clk，一个低电平有效的复位信号rst_n，8位并行数据输入data_in，以及一个开始转换信号start。
寄存器定义：定义了一个8位的移位寄存器shift_reg来存储并行数据，以及一个3位的位计数器bit_cnt来跟踪当前输出的位。
处理逻辑：
- 当复位信号rst_n为低电平时，所有寄存器被清零。
- 当start信号变为高电平时，将并行数据加载到移位寄存器shift_reg中，并设置位计数器bit_cnt为7，表示从最高位开始输出。
- 在每个时钟周期，如果位计数器bit_cnt大于0，模块将移位寄存器的最高位输出到serial_out，然后将移位寄存器左移一位，并减少位计数器的值。
输出：serial_out为串行数据输出，它将按照位的顺序依次输出data_in中的每一位。

请注意，这个模块假设start信号会在每次需要开始新的串行转换时被激活，并且在转换过程中保持激活状态。此外，这个模块没有实现数据同步或时钟域交叉，这在实际应用中可能需要额外的考虑。

串行数据输入转换为8位宽并行数据输出

main.v
module SerialToParallel(
    input wire clk,          // 时钟信号
    input wire rst_n,        // 复位信号（低电平有效）
    input wire serial_in,    // 串行数据输入
    output reg [7:0] data_out, // 8位并行数据输出
    output reg done          // 转换完成信号
);

reg [7:0] shift_reg; // 移位寄存器，用于存储串行数据
reg [2:0] bit_cnt;   // 位计数器，用于跟踪当前存储的位数

// 在每个时钟上升沿处理数据
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        // 同步复位
        shift_reg <= 8'b0;
        bit_cnt <= 3'b0;
        done <= 1'b0;
    end else begin
        // 移位输入串行数据到移位寄存器
        shift_reg <= {shift_reg[6:0], serial_in}; // 右移移位寄存器，并添加新的串行输入位
        if (bit_cnt < 7) begin
            bit_cnt <= bit_cnt + 1; // 增加位计数器
        end else begin
            // 当接收到8位数据后，将移位寄存器的内容输出到并行数据输出
            data_out <= shift_reg;
            done <= 1'b1; // 标记转换完成
            bit_cnt <= 3'b0; // 重置位计数器
        end
    end
end

endmodule